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跑步进入Chiplet时代,国产EDA准备好了

Time:2023年12月07日 Read:39536 作者:才艺展示

  面对摩尔定律趋近极限的挑战,3DIC Chiplet先进封装异构集成系统越来越成为产业界瞩目的焦点。这种创新系统不仅在Chiplet的设计、封装、制造、应用等方面带来了许多突破,同时也催生了全新Chiplet EDA平台。

  11月3日,在“国际集成电路展览会暨研讨会”(IIC Shenzhen 2023)上芯和半导体技术市场总监黄晓波博士,分享议题为《EDA使能3DIC Chiplet先进封装设计》。芯和半导体深耕EDA行业多年,一些关键底座能力为Chiplet量身定做。黄晓波博士表示Chiplet技术成为当下提升芯片性能重要途径,并且分析Chiplet关键技术。

  Chiplet先进封装产能不足

  EDA被冠以“芯片之母”称号,其产业链重要性可见一斑。然而EDA今日地位并非一日铸就,是随着时间推移而成就的。

  目前,EDA市场规模只占半导体市场2%,但是通过EDA设计并制造出集成电路年产值达到近5000亿美元。EDA相当于整个半导体生态支点,用类似杠杆的形式支撑起设计、晶圆制造、封测,包括整个电子系统应用场景。

  当下在以美国为首的半导体先进国家对我国半导体制程做出限制,Chiplet成为我国提升半导体性能重要路径。Chiplet大概率会采用先进封装技术,比如当下炙手可热的2.5D封装CoWoS。

  值得注意的是,当下引领先进封装技术的企业不再是以日月光、长电科技(600584)等传统OSAT,而是以台积电、英特尔为代表的Foundry。英伟达的AI图形处理单元(GPU)占据市场90%以上份额,目前供不应求价格飙升。而英伟达用于ChatGPT而闻名的旗舰A100和H100 GPU完全外包给台积电,三星未夺得订单,这得益于台积电CoWoS的封装技术。

  当下台积电CoWoS先进封装技术产能严重不足。除了英伟达将扩大AI芯片下单量,超威半导体、亚马逊等大厂涌现出大量紧急订单,台积电不得不紧急增购CoWoS机台来提高产能。

  Chiplet封装关键技术

  先进封装是Chiplet 基石,小芯片连接在一起,从而构成整个系统级芯片。黄晓波博士分析推动Chiplet封装进步关键技术。

  1,Die-to-Die互联。

  Die-to-Die互联是Chiplet封装实现最重要环节。当前最主要Chiplet标准是UCIe,UCIe发布了1.1标准,指导业界企业用Chiplet实现产品设计。

  UCIe 1.1规范的要点:针对汽车的增强功能,包括运行状况监控和高可靠性应用程序的修复;具有完整UCIe协议栈的流媒体协议的新用途,包括同时支持多协议和端到端链路层功能;通过新的凸点图优化高级封装的成本;增强合规性测试;UCIe 1.1规范可公开索取。

  我国《小芯片接口总线技术要求》在去年12月16日举办的“第二届中国互联技术与产业大会”上发布。

  2,先进封装3D异构集成。

  当下异构集成成为热点话题。先进封装发展过程,真正有效地支撑了Chiplet系统的实现。

  黄晓波博士表示,当前在Chiplet实现的过程中,工艺采用高密度大容量的封装形式去实现Die-to-Die的互联,加上没有大规模推广应用,成本还处于相对高位。未来随着Chiplet工艺成熟,以及大规模推广和应用之后,成本会下降,利用Chiplet的优势,进行芯片性能的提高和成本的降低。

  3,设计流程和EDA工具

  黄晓波博士称,Chiplet技术是一个新架构和设计理念,必然会驱动整个设计流程以及EDA工具全新适配,比如系统连接、顶层设计如何去规划。Die-to-Die互联,以及整体的层次设计,都需要从系统级的角度考虑。

  黄晓波博士补充,物理实现也要重新考量。整个3D结构布局、布线,也需要设计团队不同角色分工配合,需要协同设计环境,跨领域角色的配合,更需要统一的数据库支撑顶层架构的实现。

  版图布局规划做好之后,需要电性能分析、电磁分析、电热和应力分析。随着集成度越来越高的情况下,会有很多寄生效应发生,比如电磁干扰。

  3DIC Chiplet EDA多物理场仿真平台

  未来随着Chiplet 技术发展终究会使小芯片间的互联达到更高密度,要应对先进封装功能和密度的不断提升,散热、应力和信号传输等都是重大的考验。芯和半导体通过EDA多物理场仿真分析平台,如何支撑Chiplet的设计?

  芯和半导体整体解决方案,围绕四大维度(信号的完整性、电源的完整性、多物理场的分析、整个系统的验证)都需要做EDA的适配根据Chiplet做调整,保证在设计的时候可以一站式、全流程地解决这个问题。

  黄晓波博士表示,设计仿真第一步是设置好模型,第二步是做网格剖分,它决定着最后计算的精度和速度。如果想要精度高,就要牺牲速度,把网格剖分得更加紧密。芯和半导体做了很多研发投入,适配Chiplet设计,用最高效的网格剖分,基于人工智能的算法,得出最准的精度。

  Chiplet需要通过跨尺度电磁仿真技术,实现一体化的仿真。这个仿真可以实现把Die级、中间层、仿真基板,都放到平台计算,得出总体的性能评估。芯和半导体提供的工具就可以实现联合电磁仿真。

  黄晓波博士称,为了适配Chiplet的先进封装的典型场景,芯和半导体直接通过参数定义走线。比如CoWoS,基于五层结构,通过内置模型调用及参数定义的方式,直接仿真、评估它的性能。另外,还有一些过孔,TSV的密度、间距,都可以通过参数的方式做调整,得出最快的性能评估。

  黄晓波博士分析,信号完整性也是被看中的因素。做大算力的过程中信号传输两端,需要信号完整性是一致的。实际操作环境中,发收端信号端,信号会受到干扰和噪声,到接收的部分会有信号的衰减,芯和半导体会提供信号的完整解决方案。

  黄晓波博士补充,电源非常关键。高速大算力芯片每个信号的频率非常高,电源的完整性也需要做仿真,所谓的AC仿真,提前评估整个电源噪声、特性阻抗是否满足整体的设计要求。

  黄晓波博士总结,芯和半导体的Metis技术已经被国际领先的Chiplet客户采用,从四个方面支撑客户产品开发。一是工艺方面可以支持TSMC的CoWoS,可以支持Intel的EMIB,还可以支持三星的I/R-Cube以及ASE的FOCoS;二是接口方面,可以支持HBM、GDDR、PCIe 6.0/5.0/4.0;三是设计流程,可以支持业界所有格式的文件导入;四是典型的走向、过孔的方式,支持模型的参数化设置。

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